Обязанности:
Реализация на языках VHDL или Verilog блоков цифровой обработки сигналов.
Написание тестов.
Интеграция новых модулей в основной проект.
Требования:
Опыт работы на аналогичной должности от 1 года.
Высшее техническое образование.
Английский язык на уровне чтения технической литературы.
Знание VHDL и/или Verilog.
Опыт разработки и отладки проектов FPGA — от 1 года.
Опыт реализации блоков цифровой обработки сигналов (Например, DDC/DUC, DDS, IIR, FIR, CIC, FFT, IFFT).
Опыт работы с Xilinx Vivado.
Опыт работы с FPGA Xilinx 7-ой серии и/или Ultrascale.
Будет преимуществом:
Опыт работы в среде MATLAB, опыт перевода MATLAB моделей в HDL код.
Опыт работы в средах Mentor Mode1sim/Questasim, Aldec Active-HDL.
Опыт работы с проектными ограничениями формата XDC.
Опыт работы с CнK Zynq-7000 и/или Zynq Ultrascale.
Знание C/C++/ System С, System Verilog.
Опыт работы с Xilinx Vivado HLS.
Опыт работы с интерфейсами AXI, DDR4, PCI Express, JESD204B, трансиверами Xilinx (GTP, GTX, GTH).
Знание системы контроля версий Git.
Опыт разработки проектов с мультидоменной системой тактирования.
Знание скриптовых языков (Bash, TCL и т.д.).
Условия:
Место работы: Москва, м. Профсоюзная.
Предоставление жилья иногородним сотрудникам.
Собственная оборудованная кухня в здании.
Официальное оформление по ТК РФ.
График работы 5/2.
«Белая» заработная плата (150000 р. (оклад)+премия).
